共模传导性抗扰度测试实质-上海信尔立测试设备有限公司

共模传导性抗扰度测试实质

共模抗扰度测试是一种将干扰以共模电压的形式叠加到被测产品的各种电源端口和信号端口上，并以共模电流的形式注入到被测产品的内部电路中的测试方法。在这个过程中，产品的机械结构构架对EFT/B共模电流的路径与大小起着决定性的作用。

对于单端传输信号，当同时注入到信号线和GND地线上的共模干扰信号进入电路时，会在IC1的信号端口处发生转化。由于S1与GND所对应的阻抗不同，共模干扰信号会被转化成差模信号，并存在于S1与GND之间。这样一来，干扰首先会对IC1的输入口产生影响。

为了保护IC1第一级输入不受干扰，滤波电容C被引入。C的存在使得差模干扰可以被滤除或旁路掉（如果没有C存在，可能会直接影响IC1的输入信号）。随后，大部分差模干扰会沿着PCB中低阻抗地层从一端流向另一端。然而，在干扰电流流过地系统时，后续级别可能还会产生其他干扰（当然，在这里我们忽略了串扰因素）。因此，在EMC设计中，控制串扰也是非常重要的一步。

通过以上描述可见，共模抗扰度测试能够有效评估产品在面对共模干扰时的表现。通过注入共模电压和共模电流来刺激产品内部电路，并观察其是否能正常工作。同时，在设计过程中考虑机械结构构架、滤波电容等因素也是必要且重要的。

总之，共模抗扰度测试是衡量产品抵御外界共模干扰能力的重要手段之一。只有通过充分理解并应用相关原理和技术手段，我们才能更好地提高产品在EMC方面的性能，并确保其正常运行及长期稳定性。

其中，图7中的Z0V表示PCB中两个集成电路之间的地阻抗，US表示集成电路IC1向集成电路IC2传递的信号电压。共模干扰电流流过地阻抗 Z0V时，Z0V的两端就会产生压降 UCM≈Z0V Iext。该压降对于集成电路IC 2 来说相当于在IC 1 传递给它的电压信号 U S 上又叠加了一个干扰信号U CM，这样IC 2 实际上接受到的信号为U S＋U CM，这就是干扰。干扰电压的大小不但与共模瞬态干扰的电流大小有关，还与地阻抗 Z0V的大小有关。当干扰电流一定的情况下，干扰电压UCM的大小由Z0V决定。也就是说，PCB中的地线或地平面阻抗与电路的瞬态抗干扰能力有直接影响。

例如，一个完整（无过孔、无裂缝）的地平面，在100 MHz的频率时，只有3．7 mΩ的阻抗。即使有100 A的瞬态电流流过3．7 mΩ 的阻抗，也只会产生0．37 V的压降，这对于3．3 V的TTL电平的电路来说，是可以承受的，因为3．3 V的TTL电平总是要在0．8 V以上的电压下才会发生逻辑转换，这已经是具有相当的抗干扰能力了。又如，流过电快速瞬变脉冲群干扰的地平面存在1 cm的裂缝，那么这个裂缝将会有1 nH的电感，这样当由100 A的电快速瞬变脉冲群共模电流流过时，产生的压降：V＝｜ L×dI／dt｜＝1 nH×100 A／5 ns＝20 V，而20 V的压降对3．3 V电平的TTL电路来说是非常危险的，可见PCB中地阻抗对抗干扰能力的重要性。

实践证明对于3．3 V的TTL电平逻辑电路来说，共模干扰电流在地平面上的压降小于0．4 V将是安全的；如果大于2．0 V将是危险的。对于2．5 V的TTL电平逻辑电路，这些电压将会更低一点（0．2V和1．7V），从这个意识上，3．3V TTL电平的电路比2．5V电平的TTL电路具有更高的抗干扰能力。

对于差分传输信号，当共模电流ICM流过地平面时，必然会在地平面的阻抗Z0V两端产生压降，当共模电流ICM一定时，地平面阻抗越大，压降越大。像单端信号被干扰的原理一样，这个压降犹如施加在差分线的一根信号线与参考地之间，即图8中所示的 UCM1、UCM2、UCM3、UCM4。